台积电 5 纳米吊打英特尔 10 纳米？别纠结了，这只是“数字游戏”

他们发现，这三家企业的芯片实际栅极宽度都达不到制程工艺号称的数字。

例如英特尔的 14 纳米在他们的测量结果中其实为 24 纳米，台积电的 16 纳米测得的结果为 33 纳米，而三星第一代 14 纳米公司，实际线宽也有 30 纳米。

半导体行业咨询公司 The Linley Group 的创始人 Linley Gwennap 在 2016 年也曾对外表示，节点数字和实际栅极宽度偏差的情况确实存在。

他说，总体而言，三星当时的 14 纳米差不多相当于英特尔的 20 纳米，称为 17 纳米会更好，而台积电当年的 16 纳米其实也和英特尔的 20 纳米差不多。

2019 年，台积电研发负责人黄汉森也曾坦诚，他说：

现在描述工艺水平的 XXnm 说法已经不科学，因为它与晶体管栅极已经不是绝对相关，制程节点已经变成了一种营销游戏，与科技本身的特性没什么关系。

为什么会造成这种情况呢？台湾的《天下杂志》曾经刊文透露过一些原因，这和我们前面说的 3D FinFET 工艺有一定关系。

英特尔最早使用 FinFET 工艺，他们在 22 纳米节点的第三代酷睿处理器上使用 FinFET 工艺，而命名也老老实实地叫 "22 纳米 FinFET"。

后来三星和台积电也跟进 FinFET，同样水平的制程节点，没想到三星在用上 FinFET 后来了个骚操作，把节点名字改成了 14 纳米，来凸显新工艺的优势。

台积电本来打算跟随英特尔，老老实实命名的，但一看三星改名了，自己也不能吃亏啊，索性折个中，把节点名字改成了 "16 纳米 "。

于是制程节点 " 文字游戏 " 的魔盒就这么被打开了，其实都是为了营销需要，但效果也很明显，确实有很多人认为台积电和三星的制程技术领先了英特尔。

这就让英特尔很被动了，自己整出了新工艺，最后输在宣传上，你说气不气？

为这事，英特尔在 2017 年还专门发文，指出半导体工艺在命名上混乱的状况，暗示竞争对手不诚实。

他们认为，半导体技术的先进性，不仅和栅极宽度有关，像栅极间距、鳍片间距、最小金属间距等这些参数也不容忽视。

这很好理解，大家想晶体管本身就是一个复杂结构的器件，要把它做小，光减少栅极宽度是不够的，得想办法把整体微缩；

而且那么多晶体管放在一起，彼此之间的距离肯定也要尽可能压缩，这样才能在单位面积里塞进更多的晶体管……

英特尔列举的这一串参数，就是在描述这些。

他们还做过对比，同样都是 "10 纳米 "，但英特尔的 10 纳米在栅极间距、鳍片间距、最小金属间距这些关键参数的表现上都要优于三星和台积电。

这意味着，在单位面积里，英特尔的 10 纳米工艺能塞进更多的晶体管，晶体管数量越多，性能也就越强。

这次是我们把晶体管做小的最终目的。

换句话说，如果芯片尺寸不变，能让芯片性能变强的，其实就是 " 晶体管密度 "。

为此，英特尔还专门给出了一个他们认为是衡量半导体工艺水平好方法的公式：

这个公式大家不用了解，毕竟三星和台积电显然也并不在意，他们已经在 " 数字压制 " 的游戏中尝到了甜头，回头是不可能回头的。

不过老实说，英特尔这边也挺不争气，后来在 14 纳米的节点上打磨了 5 年，切切实实给了台积电和三星追赶的机会，后者在 7nm、5nm 甚至 3nm 工艺上的积极布局有目共睹，取得的成绩也很不错，特别是台积电，目前整体工艺水平上已经赶超英特尔，毕竟英特尔的 7nm 还在难产，而台积电已经推到了 5nm，就算命名有水分，但代际之间的差距终归明显。

所以，综上所言，说英特尔已经远远落后台积电、三星，并不准确，因为制程节点的名称已经不能完全代表半导体公司的水平，英特尔虽然在工艺节点上落后了，但也远没有舆论里的那么不堪。

但另一方面，当下英特尔着实已经几乎没有优势，压力也确实在英特尔这边。台积电、三星在半导体技术上的进步非常明显，英特尔万一在 10 纳米上再挤几年牙膏，那真的就要被竞争对手甩开了。

（编辑：应用网_阳江站长网）

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