台积电 5 纳米吊打英特尔 10 纳米？别纠结了，这只是“数字游戏”

来源：IT之家

北京时间 9 月 16 日，苹果在秋季第一场新品发布会上推出了自家新一代旗舰芯片 A14 Bionic，采用了台积电的 5nm 制程工艺。

而就在不久之前的 9 月 3 日凌晨，英特尔推出了 11 代移动酷睿处理器，采用的仍然是 10nm 工艺，并且还用了 SuperFin 技术来改善上一代 10nm 的不足。

如果只从制程工艺推进的情况来看，英特尔已经落后台积电两代。

回想 2014 年英特尔推出首款 14nm 处理器的时候，台积电还停留在 20nm。只是大家都没想到英特尔在 14nm 节点上停留了 5 年，直到 2019 年他们才推出 10nm 的处理器。

在这 5 年时间里，台积电后来居上，现在已经在工艺上领先了英特尔，明年他们就要上马 3nm 了，而英特尔大概率还会在 10nm 上停留。

看到这里，IT 之家小伙伴们可能要问，曾经领先的芯片巨头英特尔，现在怎么就干不过台积电了？

进而就会引出一些问题，例如：英特尔笔记本处理器上的 x 纳米和我们手机上的 x 纳米是一回事吗？这 "x 纳米 " 到底代表什么意思？

今天 IT 之家就和大家一起了解一番。

一、到底什么是芯片的制程工艺？

倒着推，我们首先要知道大家经常挂在嘴边的 "x 纳米 "、"x 纳米 " 到底是什么。

这个话题讲细了，得涉及到半导体晶体管层面了。

还记得 IT 之家在《中国芯片新篇（二）：跨越式进击，第三代半导体》这篇文章里和大家讲的 "PN 结 " 吗？

大家在阅读下面的内容前，一定先要看上面这篇文章的介绍，因为彼此紧密相连。

"PN 结 " 是制造晶体管要利用的基本特性，而晶体管和我们说的 "x 纳米 " 紧密相关。

晶体管的种类有很多，具体内容相当复杂。为了方便大家理解，这里我们只抽取基本的原理来说明。

在上面这篇文章中我们讲到，"PN 结 " 形成时，我们可以通过外置电压来控制电流的通断。

我们以一个 NPN 半导体三极管为例。

它是用两个 N 型半导体夹住一个 P 型半导体，相当于将两个 PN 结拼起来，显然这时候整体是不导电的。

而且，由于这两个 PN 结的内建电场是相反的，因此无论我们对整体施加正向还是反向的电压，都只能打通其中一个 PN 结，无法让整体导电。

那怎样让整体导电呢？答案是需要再增加一个电压。

例如我们在左边的 PN 结中引入电源，其中左边的 N 型半导体施加负电压，P 型半导体施加正电压。

这时反向的外置电场就会打通左边的 "PN 结 "，让自由电子从 N 流向 P。

其中有少许电子会沿着电源正极流向负极，然后回到 N，如此循环。

与此同时，在整体上，我们也施加电源，其中左边的 N 型半导体施加负电压，右边的 N 型半导体施加正电压，

这时候，刚才从 N 到 P 的电子有很大一部分会在电场力作用下跨过 P，来到 N，然后从电源正极流向负极，回到左边的 N。

这时候，整体就导电了。

上面的介绍可能有些绕，大家可以辅助下面这张动图来看：

调整第一个电源的电压，就可以对整体电流起到放大或控制通断的效果。

这就是晶体管工作的基本原理。

了解了这些，我们就来看看现在常用的 MOSFET（金属 - 氧化物半导体场效应晶体管）是怎样的。

（编辑：应用网_阳江站长网）

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