台积电 5 纳米吊打英特尔 10 纳米？别纠结了，这只是“数字游戏”

下面是一种 NMOSFET 的横截面图示：

它由一块 P 型半导体做衬底，然后在衬底左右两边挖两个沟，" 塞进 "N 型半导体，构成了 "NPN" 的结构，和我们刚才讲的一样。

左边的 N 型半导体上有一个电极，我们叫它 " 源极（Source）"，右边的 N 型半导体上也有一个电极，叫做 " 漏极（Drain）"，两者中间还有一个电极，叫 " 栅极（Gate）"。

我们的目标是让电子从源极进入，经过中间的 P 型半导体，从漏极出来。

能出来，说明晶体管通电，代表 "1"；

出不来，说明晶体管断电，代表 "0"。

我们现在在源极加上负电压，漏极加上正电压，试图让晶体管通电。

但是，通过刚才的说明我们知道，由于 "PN 结 " 的存在，电子是不能经过 P 型半导体抵达漏极的。也就是没法通电。

怎么办呢？

我们就在中间的栅极上加一个正电压。

参照刚才那个例子，这时候，电子就能穿过 P 型半导体，来到漏极了，也就是半导体通电了。

关掉栅极上的电压，就又断电了。

可以看到，这个栅极很重要，它起到控制晶体管通电和断电的重要作用。

关键来了：这个栅极的宽度，其实就是我们所说的芯片的制程工艺。

它的宽度为 14nm，就表明这个芯片的制程为 14nm，它的宽度为 5nm，那么这个芯片的制程就是 5nm。

当栅极的宽度越窄，晶体管也就能够做得越小，晶体管越小，单位面积就能放下更多晶体管，芯片的性能就越强。

可是呢，这个栅极宽度并不能做得无限窄，因为栅极变窄的同时，源极和漏极的距离也在变近，当距离近到一定程度时，就会发生彼此漏电的问题。

当栅极宽度小于 20nm 的时候，漏电率就会急剧增加；大约小于 7nm 的时候，就会产生量子隧穿效应，导致晶体管的特性难以控制。

量子隧穿的事我们先不谈，先说第一个漏电率的问题，怎么解决的呢？半导体行业给出的方案是改造晶体管的结构，采用 3D FinFET。

3D FinFET 其实就上把晶体管的源极和漏极从平面的改成立体的，竖了起来，然后栅极做成三面环绕源极和漏极的样子。

整个结构有点像鱼鳍，所以也叫鳍型 MOSFET。

这么做的好处是在宽度缩小的同时增加了栅极的接触面积，从而加强对电流的控制。

这个方案在后续不断改进中一直撑到今天，当然，随着工艺继续缩小，科学家也在尝试新的解决方案，这里就不提了。

二、英特尔干不过台积电和三星？并不是

了解到这里，相信大家对半导体的制程工艺已经有了更深刻的认识。

但其实，制程工艺，也就是所谓的栅极线宽，并不是影响芯片性能唯一重要的因素。

晶体管要做小，芯片性能要提高，并不是只要把栅极宽度做窄就够了。

我们再想想，晶体管是什么？在数字芯片里，就是一个个的小开关，控制着 "0"、"1" 的信号，这样的小开关越多，单位时间里就能做更多次的运算，性能也就越高。

所以我们把晶体管做小的目的，就是要在单位面积里塞进更多的晶体管，换句话说就是提高晶体管的密度。

这也是英特尔和台积电、三星们的分歧所在。

其实我们一直说 " 制程工艺就是栅极的宽度 "，这只是一个定义，理论上是这样而已。

实际上，在节点技术不断推进的过程中，制程工艺的数字已经和栅极的实际宽度渐渐偏离了，只是这个偏离度比较微小。

说白了，就是栅极实际宽度越来越达不到制程工艺说的那个数字。

例如半导体分析厂商 ChipWorks、Techinsights 以及 Linley Group 都曾对英特尔、台积电和三星的芯片做过测量分析。

（编辑：应用网_阳江站长网）

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