EDA 国内 VS 国外（没了美国EDA软件，我们就不能做芯片？）

最早的集成电路是用手工做的，因为就几个管子，前端可以手工完成其功能的计算，后端版图就根据电路图，将管子，连线用笔转移为几何图形，画出胶带（算是掩膜的老祖宗），因为管子少，线也简单，所以不容易出错。这是60年代——70年代中期的事情。（国内有些公司十年前都还在用，不知道现在如何。）

但是，到了几十个，几百个器件或单元的时候就不行了，肉眼非常容易出错。

比如这种：整个模块也就五百多个管子吧，截了大概5%的区域出来，这个人手工怎么做呢，做完怎么保证百分百不会错呢，如果用自动布局布线工具，大概也就几秒就运行出来了，而且不会错。

数字网表导出来的电路图

这个自动布局布线出来的版图，用了7层金属，上千条毫无规律的线，试问怎么去画？怎么去查？

数字版图

这是目前比较典型的一个SOC（system on chip）芯片（CPU就是SOC的一种）的图，里边包含了数字电路也包含了模拟电路IP，上面这个数字版图的截图，可能只是下面这个完整版图的千分之一，甚至更少，

你要知道最古老的SOC里的晶体管都是千万级以上，现在的个数更是动辄就是几亿，甚至上十亿：

典型的SOC示意图

一条线连错了，可能整个产品的功能就变了，也就是你花几千万，只能得到一堆人都砸不了的板砖。之前所有投入全部打水漂。一般来说制程越先进，制造和研发费用愈来愈昂贵，哪怕是很老的0.5um, 0.35um的工艺，

虽说只要几十万，几百万，但那也是钱哪，更别说到了28nm下制程动辄都是千万级美元的费用，10nm，7nm更是亿级美元了，流几次片没成功直接倒闭的公司数不胜数。所以必须使用计算机来辅助设计！

二、EDA圈子的那些事

1）EDA的选择

做了张脑图，大家先看下芯片的大致流程：

当然实际设计中会更为复杂，并随着制程的变小，会进一步加剧流程各环节的复杂度以及增加环节内部的新的验证项目，但大体还是以下步骤：前端设计和仿真——后端设计及验证——后仿真——signoff检查——数据交付代工厂(以gds的形式）

几个重要概念

Signoff, 中文翻译叫签核，比较抽象，简单说就是按厂家的默认设置要求做最后一次的规则验证，通常我们在设计的时候，会将厂家要求的标准提高一些来做。

后端设计：可以理解为将电路从器件符号形式转为几何图形形式，以指导掩膜版的设计。

然后，我把设计流程里各个环节能用且好用的软件列一下（可以看到基本都是Cadence, Synopsys, Mentor三家的产品）：

模拟及混合信号类（包括模拟前端设计及仿真，模拟后端设计及验证，芯片后仿真）：

电路及版图设计工具：

Virtuoso (Cadence)， 0.18um,0.35um等老工艺可以用L-edit.(这个不受限）

版图物理验证工具：

Calibre(Mentor)，老工艺还能用Assura(Cadence)，dracura（Cadence更老，十几年前刚毕业那会儿用过）

版图参数提取工具：

Star-RC(synopsys),Calibre XRC(Mentor),QRC（Cadence）

电路仿真工具：

Hspice(Synopsys) ，Spectre(Cadence)， ALPS(华大九天，中国）

数字及SOC类（数字前端，数字后端，验证，仿真）：

RTL综合工具 ：

DC(Design compiler，Synopsys)

仿真验证工具：

VCS(Synopsys), ModelSim(Mentor),Incisive,Indago, MDV,VIP(Cadence)

数字后端设计工具：

ICC(Synopsys)，Innovus/Encounter(Cadence)还有180nm制程可用的老掉牙的Astro( synopsys).

DFT工具：

DFT Compiler (Synopsys)

物理验证工具：

ICV（Synopsys）PVS(Cadence), Calibre(Mentor)

signoff 时序/噪声/功耗分析工具：

Prime time, PT(synopsys),PrimeRail(Synopsys) ,redhawk Fusion(Synopsys, 这套flow产品的核心redhawk是ansys的产品，ansys为s家战略合作），Totem(Ansys, 美国）

PCB:

Allegro(Cadence) ：

这个还好，不更新也没太大个问题。

这里再简单说下国内的EDA情况，反向提图抄袭软件其实是走在世界前列的，芯X景（据说还要上市圈钱），客户除了早就被拉黑的外，都不敢说用了他家产品，怕吃官司，这种不值得提倡，因为他们干的事早已超出了他们所宣称的只用于合理学习的底线；

正向设计里目前真正得到认可的只有华大九天（我为他们点个赞），但主要是模拟产品上，具体的说是模拟电路的仿真工具（ALPS），再细化下是电源类产品的仿真上，有他们的独到及NB之处，他们也有对标 virtuoso的兼容性产品Aether，但是得在成熟工艺下用。国内的EDA依然处于一个辅助角色状态，还有很长很长的路要走。

可以这么说，世界上所有的芯片设计公司，不管你是5nm还是350nm吧，无论你多NB，多逆天，肯定采用了这三家的至少一种软件，哪怕是盗版 。

2）设计平台化产品闭环

Synopsys和Cadence一贯的发展战略是平台性发展，也就是说并不是某个环节的设计软件强，而是从前端设计-前仿真/验证-后端设计-后端验证仿真直到流片的整套产品都很强，并形成设计的闭环，比如synopsys的Milkway， Cadence的OA(OpenAccess)。。

（编辑：应用网_阳江站长网）

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