3D 封装战开战在即！三大芯片巨头已就位

来源：智东西

近日，中国台湾工业技术研究院研究总监 Yang Rui 预测，台积电将在芯片制造业再占主导地位五年，此后 3D 封装将成为主要工艺挑战。

过去十年各种计算工作负载飞速发展，而摩尔定律却屡屡被传将走到尽头。面对更家多样化的计算应用需求，为了将更多功能 " 塞 " 到同一颗芯片里，先进封装技术成为持续优化芯片性能和成本的关键创新路径。

台积电、英特尔、三星均在加速 3D 封装技术的部署。今年 8 月，这三大芯片制造巨头均亮出，使得这一战场愈发硝烟四起。

▲英特尔封装技术路线图

通过三大芯片制造巨头的先进封装布局，我们可以看到在接下来的一年，3D 封装技术将是超越摩尔定律的重要杀手锏。

一、先进封装：将更多功能塞进一颗芯片

此前芯片多采用 2D 平面封装技术，但随着异构计算应用需求的增加，能将不同尺寸、不同制程工艺、不同材料的芯片集成整合的 3D 封装技术，已成为兼顾更高性能和更高灵活性的必要选择。

从最新 3D 封装技术落地进展来看，英特尔 Lakefield 采用 3D 封装技术 Foveros，台积电的 3D 封装技术 SoIC 按原计划将在 2021 年量产，三星的 3D 封装技术已应用于 7nm EUV 芯片。

为什么要迈向先进封装技术？主要原因有二点，一是迄今处理器的大多数性能限制来自内存带宽，二是生产率提高。

一方面，存储带宽的开发速度远远低于处理器逻辑电路的速度，因此存在 " 内存墙 " 的问题。

在传统 PCB 封装中，走线密度和信号传输速率难以提升，因而内存带宽缓慢增长。而先进封装的走线密度短，信号传输速率有很大的提升空间，同时能大大提高互连密度，因而先进封装技术成为解决内存墙问题的主要方法之一。

另一方面，高性能处理器的体系架构越来越复杂，晶体管的数量也在增加，但先进的半导体工艺仍然很昂贵，并且生产率也不令人满意。

在半导体制造中，芯片面积越小，往往成品率越高。为了降低使用先进半导体技术的成本并提高良率，一种有效的方法是将大芯片切分成多个小芯片，然后使用先进的封装技术将它们连接在一起。

在这一背景下，以台积电、英特尔、三星为代表的三大芯片巨头正积极探索 3D 封装技术及其他先进封装技术。

二、台积电的3D封装组合拳

今年 8 月底，台积电推出 3DFabric 整合技术平台，旨在加快系统级方案的创新速度，并缩短上市时间。

台积电 3DFabric 可将各种逻辑、存储器件或专用芯片与 SoC 集成在一起，为高性能计算机、智能手机、IoT 边缘设备等应用提供更小尺寸的芯片，并且可通过将高密度互连芯片集成到封装模块中，从而提高带宽、延迟和电源效率。

3DFabric 由台积电前端和后端封装技术组成。

前端 3D IC 技术为台积电 SoIC 技术，于 2018 年首次对外公布，支持 CoW（Chip on Wafer）和 WoW（Wafer on Wafer）两种键合方式。

▲ a 为芯片分割前的 SoC；b、c、d 为台积电 SoIC 服务平台支持的多种分区小芯片和重新集成方案

通过采用硅穿孔（TSV）技术，台积电 SoIC 技术可达到无凸起的键合结构， 从而可将不同尺寸、制程、材料的小芯片重新集成到一个类似 SoC 的集成芯片中，使最终的集成芯片面积更小，并且系统性能优于原来的 SoC。

台积电后端技术包括 CoWoS（Chip on Wafer on Substrate）和 InFO（Integrated Fan-out）系列封装技术，已经广泛落地。例如今年全球 TOP 500 超算榜排名第一的日本超算 " 富岳 " 所搭载的 Fujitsu A64FX 处理器采用了台积电 CoWoS 封装技术，苹果手机芯片采用了台积电 InFO 封装技术。

此外，台积电拥有多个专门的后端晶圆厂，负责组装和测试包括 3D 堆叠芯片在内的硅芯片，将其加工成封装后的设备。

这带来的一大好处是，客户可以在模拟 IO、射频等不经常更改、扩展性不大的模块上采用更成熟、更低成本的半导体技术，在核心逻辑设计上采用最先进的半导体技术，既节约了成本，又缩短了新产品的上市时间。

台积电 3DFabric 将先进的逻辑、高速存储器件集成到封装模块中。在给定的带宽下，高带宽内存（HBM）较宽的接口使其能以较低的时钟速度运行，从而减少功耗。

如果以数据中心规模来看，这些逻辑和 HBM 器件节省的成本十分可观。

三、英特尔用"分解设计"策略打出差异化优势

和台积电相似，英特尔也早已在封装领域布局了多种维度的先进封装技术。

在 8 月 13 日的 2020 年英特尔架构日上，英特尔发布一个全新的混合结合（Integrated Fan-out）技术，使用这一技术的测试芯片已在 2020 年第二季度流片。

相比当前大多数封装技术所使用的热压结合（Thermocompression bonding）技术，混合结合技术可将凸点间距降到 10 微米以下，提供更高互连密度、更高带宽和更低功率。

▲英特尔混合结合技术

（编辑：应用网_阳江站长网）

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