比官方宣传还猛！台积电 5nm 晶体管密度比 7nm 提高 88％

出处：快科技 作者：上方文Q 

一般来说，官方宣传数据都是最理想的状态，有时候还会掺杂一些水分，但是你见过实测比官方数字更漂亮的吗？

台积电已在本月开始 5nm 工艺的试产，第二季度内投入规模量产，苹果 A14、华为麒麟 1020、AMD Zen 4 等处理器都会使用它，而且消息称初期产能已经被客户完全包圆，尤其是苹果占了最大头。

台积电尚未公布 5nm 工艺的具体指标，只知道会大规模集成 EUV 极紫外光刻技术，不过在一篇论文中披露了一张晶体管结构侧视图。

WikiChips 经过分析后估计，台积电 5nm 的栅极间距为 48nm，金属间距则是 30nm，鳍片间距 25-26nm，单元高度约为 180nm，照此计算，台积电 5nm 的晶体管密度将是每平方毫米 1.713 亿个。

相比于初代 7nm 的每平方毫米 9120 万个，这一数字增加了足足 88％，而台积电官方宣传的数字是 84％。

虽然这些年摩尔定律渐渐失效，虽然台积电的工艺经常面临质疑，但不得不佩服台积电的推进速度，要知道16nm 工艺量产也只是不到 5 年前的事情，那时候的晶体管密度才不过每平方毫米 2888 万个，5nm 已经是它的几乎六倍！

另外，台积电 10nm 工艺的晶体管密度为每平方毫米 5251 万个，5nm 是它的近 3.3 倍。

（编辑：应用网_阳江站长网）

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