实现2nm工艺突破 台积电为何能给“摩尔定律”续命？

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叠加疫情下电子消费产品增长等因素，台积电将在今年迎来超过全球晶圆代工厂的产业成长率高出10%的增长。

特别是台积电领先其他晶圆代工厂的5nm7nm制程的营收占比超过43%，营收能力堪比“印钞机”。与此同时，台积电在更先进制程的研发和设备投入上更加不遗余力。

为应对新制程工艺产能扩大的需求，台积电已经向ASML订购了新的13台极紫外（EUV）光刻机，要求在2021年全部交付。据估算，13套EUV可能使台积电花费高达22.84亿美元。同时，台积电刚刚决定明年起大幅涨薪达20%，一方面为激励员工，一方面为招揽人才、避免被其他对手高薪挖人，用真金白银来留住那些愿意继续为造芯“爆肝”的工程师们。

在一片繁荣的商业前景之下，台积电在更先进制程的技术布局上面也保持着领先。据台湾媒体报道，近日台积电在2nm工艺制程上取得了重大突破，研发进度超越预期，有望在2023年下半年，风险试产的良率可以达到90%。

相比较于关注热闹的当下，我们不妨追踪这条技术线索，来看下台积电保持先进制程工艺的经验，看下它是如何来为游走在失效边缘的摩尔定律来“续命”的。

2nm已突破，1nm也没问题

我们先从技术层面来看下台积电这次制程工艺的突破。

台积电在2nm制程工艺上的突破，来自于采用了全新的GAA晶体管架构。区别于3nm和5nm制程所采用的鳍式场效晶体管（FinFET）架构，这次2nm改用了全新的多桥通道场效晶体管（MBCFET）架构，这一架构是以环绕闸极（GAA）制程为基础的架构，可以解决FinFETch因为制程微缩而产生的电流控制漏电等物理极限问题。

可以说，GAA制程工艺的出现，相当于又给摩尔定律续命了五年左右。摩尔定律说的是，每18到24个月，集成电路上可容纳的元器件数目便会增加一倍，芯片的性能也会随之翻一番。

我们知道，这个定律并非一定会发生的定理，而只是一个预测，这个预测是建立在半导体制程工艺能够稳步提升的情况下，但现在半导体产业依赖FinFET架构，已经实现了7nm和5nm制程的芯片量产，很多人买到的最新的iPhone12、华为Mate40就采用的是5nm制程的芯片。

不过，随着晶体管尺度向5nm甚至3nm迈进，FinFET本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得难以完成。

现在，依托FinFET技术，台积电的芯片工艺制程的终点来到了3nm，再向下就遇到瓶颈。根据报道，GAA技术是2006年由科学技术研究院和国家纳米晶圆中心开发的一种基于全能门FinFET技术的晶体管，而三星正率先在3nm工艺上采用了基于GAA技术开发的MBCFET架构形态。出于稳健考虑，台积电则选择在第一代3nm工艺将继续用FinFET技术，而2nm工艺上采用了三星一样的MBCFET架构。

台积电在新制程上的进展，将为新一代芯片的速度效能提升30%到40%，功耗则将降低20%-30%，相应的，新制程的研发成本将高达5亿美元，相较于28nm工艺的0.6亿美元的成本，确实是直线上升。

现在，台积电依靠在EUV微显影技术和纳米片堆叠关键技术上的积累，使得2nm制程的开发良率提升进度超出预期。

根据台积电在最近召开的“2020世界半导体大会”的官方说法，芯片制程工艺将继续推进，摩尔定律将在3nm、2nm、1nm上继续适用。根据目前透露的消息，2nm芯片的生产布局，将在台湾新竹进行建设和研发。

多管齐下，为领先制程布下完整技术图谱

从上面的技术介绍来看，台积电的2nm工艺采取的GAA制程架构，尽管并非自己研发，其在3nm制程上，还没有三星激进地采用MBCFET架构，但想要发挥GAA架构优势，就必须要看到台积电在保持工艺领先性和生产良率上的技术优势和积累。

比如，以3nm工艺为例，台积电继续采用FinFET架构晶体管设计，一方面正是由于其研发团队将FinFET的性能提高到了新的高度，与5nm相比，3nm在速度上有10-15%的提升，功耗有25-30%的降低，而逻辑密度则提高了1.7倍，SRAM密度也将提升20%，另一方面是由于3nm可以在2022年下半年量产，这样能让下单客户实现技术的快速升级，率先推出领先的产品。

从台积电的技术布局上，我们可以找出其在制程工艺上面的成功因素。

首先是其长期投入获得领先的技术研发优势。比如，为配合新制程工艺的良率，台积电在Nano-Sheet结构上面，已经成功生产出了32 Mb nano-sheet的SRAM，在低电压功耗上面具有明显优势；在2D材料上，台积电基于包括硫化钼和硫化钨在内的的2D硫化材料获得性能非常高的On-current；在电源管理上，台积电的研究人员用碳纳米管嵌入到一个CMOS的设计中，用来替代Power Gating的控制电流作用，给未来的进一步微缩提供新的思路。

其次是台积电形成的长期的技术合作产业链。ASML作为早期和台积电建立合作的光刻机供应商，在为台积电提供设备的同时，也得到来自台积电的技术反馈。目前，台积电在在EUV光刻技术的OPC、光罩和光阻等多个方面都有投入，比如台积电在EUV技术结合上，采用自对准垫片获得了业内最小的18nm的mental pitch，对晶体管微缩大有帮助。

再就是对工艺流程的优化改造。为了应对摩尔定律接近失效的危机，仅仅从微缩晶体管，提高密度以提升芯片性能的角度正在失效。台积电推动了多项前段和后段的3D封装技术，来提升芯片性能。比如在芯片制造前段实现的SOIC 3D堆叠技术，在后段实现的CoWoS和InFo的3D封装技术。这些技术在帮助实现晶体管微缩的同时，进一步提高了良率。

（编辑：应用网_阳江站长网）

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